Hacker News AIT2·开源与评测
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LiteDRAM 是 LiteX 生态中基于 Migen 实现的小体积可配置 DRAM 控制器核心，提供厂商无关的通用 SDR PHY，支持 1:1 或 1:2 频率比，并已在 Xilinx、Altera、Lattice 平台验证。项目强调 DDR3 及以上接口需在启动阶段完成 PHY 时序调校，可作为 LiteX 库使用或生成 Verilog RTL 集成到标准设计流程。
工具slug: migen
Migen
Python 嵌入式 HDL，用于高抽象层次描述与生成 FPGA 数字逻辑
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LiteDRAM 开源可配置 DRAM 核心解析